Сучасна мікроелектроніка наблизилася до критичної межі, за якою традиційне масштабування транзисторів перестає забезпечувати відчутний приріст продуктивності. Перехід від плоских структур до тривимірних FinFET та GAAFET був лише проміжним етапом у боротьбі за щільність компонування та енергоефективність. Сьогодні на передній план виходить технологія CFET, що пропонує радикальний перегляд самої топології логічних елементів. Цей концептуальний зсув обіцяє стати фундаментом для обчислювальних систем наступного покоління, здатних задовольнити зростаючі апетити моделей штучного інтелекту.
Індустрія напівпровідників увійшла у фазу глибокої трансформації. Однією з найзначущих подій останнього часу стали успіхи дослідницької групи Пекінського університету, якій вдалося створити повноцінні логічні контури на базі транзисторів CFET із каналами з вуглецевих нанотрубок. Результати виявилися вражаючими: створений на цій базі підсилювач продемонстрував піковий коефіцієнт підсилення 164 при напрузі 1,0 В, що є рекордом для подібних схем. Більше того, розробникам вдалося реалізувати базові логічні елементи (NOR, OR, NAND, AND), статичну комірку пам'яті 4T-SRAM і навіть монолітну сенсорно-обчислювальну схему, здатну реєструвати слабкі потоки інфрачервоного випромінювання.
Цей успіх підтверджує життєздатність концепції комплементарних польових транзисторів (CFET) і відкриває шлях до створення надкомпактних обчислювачів, орієнтованих на ШІ, де кремнієва фотоніка та нанотрубки працюють у єдиному тандемі.
Щоб зрозуміти значущість CFET, необхідно простежити еволюцію базової «цеглини» електроніки. У класичному планарному МОП-транзисторі витік, стік і канал розташовані в одній площині кремнієвої пластини. З розвитком техпроцесів індустрія перейшла до FinFET, де канал являє собою свого роду «плавець», що піднімається над підкладкою. Це дозволило краще контролювати струм витоку, але створило певні проблеми з кристалографічною орієнтацією: використання площин із індексом Міллера 110 знижувало мобільність електронів і збільшувало щільність дефектів порівняно з ідеальною орієнтацією 100.
Наступним кроком стали GAAFET (Gate-All-Around), де затвор повністю охоплює нанолистові канали. Це рішення дозволило кратно збільшити струм керування (drive current) без підвищення робочої напруги, що є критично важливим, оскільки сучасні діелектрики товщиною в пару нанометрів просто не витримають високої напруги — відбудеться пробій або виникне квантове тунелювання.
Однак навіть GAAFET стикаються з проблемою розділення зон електронної ($n$-типу) та діркової ($p$-типу) провідності. У будь-якій плоскій або частково об'ємній структурі ці зони мають бути рознесені на певну відстань, щоб уникнути паразитних каналів. Спроби зблизити їх за допомогою «вилкоподібних» структур (forksheet FET) лише частково вирішують проблему, оскільки при подальшому зменшенні розмірів ризик пробою ізолятора між $n$- та $p$-областями тільки зростає.
Саме тут і проявляється головна перевага CFET. У цій концепції транзистори розташовуються не поруч, а один над одним: $n$-тип розміщується строго поверх $p$-типу. Це повністю знімає проблему розділення зон провідності в площині пластини, дозволяючи упаковувати елементи з мінімально можливим зазором.
Окрім щільності, CFET дає колосальний виграш у топології міжз'єднань. У традиційних схемах над напівпровідниковим шаром зводиться ціла «вежа» з металевих шин і діелектриків (іноді понад десять шарів), щоб з'єднати рознесені транзистори. Вертикальна структура CFET дозволяє організувати зв'язки безпосередньо в площинах затворів, скорочуючи кількість рівнів металізації до одного-двох. Це не тільки зменшує загальну висоту кристала, а й радикально спрощує відведення тепла, що відкриває шлях до зростання робочих частот процесорів.
Незважаючи на теоретичну досконалість, впровадження CFET у масове виробництво пов'язане з величезними технологічними складнощами. Існує два основних підходи: монолітний (mCFET) та послідовний (sequential CFET).
Монолітний метод здається простішим, оскільки спирається на звичні цикли осадження шарів. Однак він стикається з проблемою високого аспектового співвідношення (HAR — high aspect ratio). При травленні глибоких і вузьких колодязів виникає ефект ARDE (aspect ratio dependent etching): чим глибший колодязь, тим повільніше йде реакція на його дні. У результаті профіль отвору стає «вазоподібним», що призводить до обривів контактів або коротких замикань. Крім того, різниця в масах іонів та електронів при плазмовому травленні створює локальні електричні поля, які ще сильніше викривляють геометрію структури.
Другий шлях — послідовний метод — передбачає роздільне виготовлення двох половинок транзистора (верхньої та нижньої) на різних пластинах із наступним їхнім прецизійним з'єднанням (layer transfer process). Цей метод обходить проблему ARDE, але створює свої складнощі: він дорожчий, потребує надточного суміщення шарів і обмежує температуру відпалу (до 500 °C), щоб не пошкодити вже сформовані структури.
Тим не менш, згідно з дорожніми картами Imec, перехід на CFET стане неминучим до 2030 року, приблизно на рівні техпроцесу «A7» (маркетингові 0,7 нм). Коли можливості нанолистів будуть вичерпані, вартість і складність вертикальної інтеграції стануть виправданими порівняно з витратами на спроби покращити GAAFET.
Світова гонка за нанометрами триває, і CFET виглядає єдиним реалістичним способом подолати рубіж у 1 нм. В умовах, коли потреби великих мовних моделей зростають експоненціально, а альтернатив кремнієвій електроні для масового ринку поки не існує, індустрія буде змушена опанувати вертикальне будівництво транзисторів. Це не просто еволюція форми — це перехід до нової архітектури обчислень.
Обчислювальний суверенітет та експансія Z.AI
