Современная микроэлектроника подошла к критической черте, где традиционное масштабирование транзисторов перестает приносить ощутимый прирост производительности. Переход от плоских структур к трехмерным FinFET и GAAFET был лишь промежуточным этапом в борьбе за плотность компоновки и энергоэффективность. Сегодня на авансцену выходит технология CFET, предлагающая радикальный пересмотр самой топологии логических элементов. Этот сдвиг обещает стать фундаментом для вычислительных систем следующего поколения, способных удовлетворить аппетиты растущих моделей искусственного интеллекта.
Индустрия полупроводников вступила в фазу глубокой трансформации. Одним из наиболее значимых событий последнего времени стали успехи исследовательской группы Пекинского университета, которой удалось создать полноценные логические контуры на базе транзисторов CFET с каналами из углеродных нанотрубок. Результаты оказались впечатляющими: созданный на этой базе усилитель продемонстрировал пиковый коэффициент усиления 164 при напряжении 1,0 В, что является рекордом для подобных схем. Более того, разработчикам удалось реализовать базовые логические элементы (NOR, OR, NAND, AND), статическую ячейку памяти 4T-SRAM и даже монолитную сенсорно-вычислительную схему, способную регистрировать слабые потоки инфракрасного излучения.
Этот успех подтверждает жизнеспособность концепции комплементарных полевых транзисторов (CFET) и открывает путь к созданию сверхкомпактных ИИ-ориентированных вычислителей, где кремниевая фотоника и нанотрубки работают в едином тандеме.
Чтобы понять значимость CFET, необходимо проследить эволюцию базового «кирпичика» электроники. В классическом планарном МОП-транзисторе исток, сток и канал расположены в одной плоскости кремниевой пластины. С развитием техпроцессов индустрия перешла к FinFET, где канал представляет собой своего рода «плавник», возвышающийся над подложкой. Это позволило лучше контролировать ток утечки, но создало определенные проблемы с кристаллографической ориентацией: использование плоскостей с индексом Миллера 110 снижало мобильность электронов и увеличивало плотность дефектов по сравнению с идеальной ориентацией 100.
Следующим шагом стали GAAFET (Gate-All-Around), где затвор полностью охватывает нанолистовые каналы. Это решение позволило кратно увеличить силу тока выборки (drive current) без повышения рабочего напряжения, что критически важно, так как современные диэлектрики толщиной в пару нанометров просто не выдержат высокого напряжения — произойдет пробой или возникнет квантовое туннелирование.
Однако даже GAAFET сталкиваются с проблемой разделения зон электронной ($n$-типа) и дырочной ($p$-типа) проводимости. В любой плоской или частично объемной структуре эти зоны должны быть разнесены на определенное расстояние, чтобы избежать паразитных каналов. Попытки сблизить их с помощью «вилочных» структур (forksheet FET) лишь частично решают проблему, так как при дальнейшем уменьшении размеров риск пробоя изолятора между $n$- и $p$-областями только растет.
Здесь и проявляется главное преимущество CFET. В этой концепции транзисторы располагаются не рядом, а друг над другом: $n$-тип размещается строго поверх $p$-типа. Это полностью снимает проблему разделения зон проводимости в плоскости пластины, позволяя упаковывать элементы с минимально возможным зазором.
Помимо плотности, CFET дает колоссальный выигрыш в топологии межсоединений. В традиционных схемах над полупроводниковым слоем воздвигается целая «башня» из металлических шин и диэлектриков (иногда более десяти слоев), чтобы соединить разнесенные транзисторы. Вертикальная структура CFET позволяет организовать связи непосредственно в плоскостях затворов, сокращая количество уровней металлизации до одного-двух. Это не только уменьшает общую высоту кристалла, но и радикально упрощает отвод тепла, что открывает путь к росту рабочих частот процессоров.
Несмотря на теоретическое совершенство, внедрение CFET в массовое производство сопряжено с огромными технологическими сложностями. Существует два основных подхода: монолитный (mCFET) и последовательный (sequential CFET).
Монолитный метод кажется проще, так как опирается на привычные циклы осаждения слоев. Однако он сталкивается с проблемой высокого аспектного отношения (HAR — high aspect ratio). При травлении глубоких и узких колодцев возникает эффект ARDE (aspect ratio dependent etching): чем глубже колодец, тем медленнее идет реакция на его дне. В результате профиль отверстия становится «вазообразным», что ведет к обрывам контактов или коротким замыканиям. Кроме того, разница в массах ионов и электронов при плазменном травлении создает локальные электрические поля, которые еще сильнее искажают геометрию структуры.
Второй путь — последовательный метод — предполагает раздельное изготовление двух половин транзистора (верхней и нижней) на разных пластинах с последующим их прецизионным соединением (layer transfer process). Этот метод обходит проблему ARDE, но вносит свои сложности: он дороже, требует сверхточного совмещения слоев и ограничивает температуру отжига (до 500 °C), чтобы не повредить уже сформированные структуры.
Тем не менее, согласно дорожным картам Imec, переход на CFET станет неизбежным к 2030 году, примерно на уровне техпроцесса «A7» (маркетинговые 0,7 нм). Когда возможности нанолистов будут исчерпаны, стоимость и сложность вертикальной интеграции станут оправданными по сравнению с затратами на попытки улучшить GAAFET.
Мировая гонка за нанометрами продолжается, и CFET выглядит единственным реалистичным способом преодолеть рубеж в 1 нм. В условиях, когда потребности больших языковых моделей растут экспоненциально, а альтернатив кремниевой электронике для массового рынка пока не существует, индустрия будет вынуждена освоить вертикальное строительство транзисторов. Это не просто эволюция формы — это переход к новой архитектуре вычислений.
Суверенитет вычислений и экспансия Z.AI
