Сучасна мікроелектроніка досягла фізичної та економічної межі традиційного масштабування, за якого кожен наступний нанометр вимагає експоненціального зростання витрат. В умовах дефіциту передових систем EUV-літографії індустрія шукає альтернативні шляхи підвищення щільності транзисторів, переносячи вектор розвитку з площини у вертикальну вимірність. Технологія гібридного з’єднання стає тим самим містом, що дозволяє об'єднувати обчислювальні потужності не через громіздкі інтерфейси, а шляхом прямого молекулярного злиття кристалів. Це знаменує перехід від боротьби за розмір окремого елемента до боротьби за швидкість передачі сигналу та ефективність тривимірної інтеграції.
У сучасній гонці за продуктивністю чипів відбувся фундаментальний зсув. Поки світові гіганти намагаються витиснути з літографії максимум, деякі гравці, зокрема амбітні стартапи на кшталт Yuanji Microelectronics, роблять ставку на принципово інший підхід. Їхня мета — досягти щільності транзисторів, еквівалентної «5-нанометровому» техпроцесу (близько 130 млн одиниць на квадратний міліметр), повністю відмовившись від використання EUV-фотолітографії.
Ключем до цього успіху стає синергія двох технологій: використання двовимірних (2D) напівпровідників та методу гібридного з’єднання (hybrid bonding). У 2D-транзисторах затвори являють собою структури товщиною лише в один атом або молекулу, що дозволяє електронам рухатися суворо в заданій площині. Така природа матеріалів робить їх ідеальними кандидатами для вертикального стекування, оскільки традиційні тривимірні структури, такі як FinFET або GAAFET, занадто крихкі та погано розсіюють тепло при спробі створити з них багатошаровий «пиріг».
Суть гібридного з’єднання полягає у відмові від будь-яких проміжних елементів зв'язку. У класичних чиплетах для з'єднання кристалів використовуються мікрокульки (microbumps) — крихітні краплі припою, які, попри свою мініатюрність, створюють значні затримки та обмежують щільність контактів. Hybrid bonding же передбачає пряме стикування струмопровідних шин, що пронизують чипи по вертикалі. Якщо найкращі мікрокульки забезпечують щільність до 1,6 тис. контактів на мм², то гібридне з’єднання в лабораторних умовах Imec уже демонструвало фантастичні 7 млн з'єднань на квадратний міліметр.
Технологічний процес цього методу нагадує ювелірну роботу з молекулами. Спочатку поверхні двох чиплетів поліруються до дзеркального блиску (із шорсткістю лише 0,1–0,2 нм). Мідні стовпчики в отворах (via) не доводяться до самого краю, залишаючи мікроскопічний зазор. При зіткненні діелектрики двох пластин злипаються під дією слабких сил Ван-дер-Ваальса. Потім настає етап відпалу — повільного нагрівання та охолодження, під час якого мідь розширюється, заповнює зазори та формує монолітне електричне з'єднання.
Однак шлях до масового впровадження такого з’єднання супроводжується серйозними інженерними викликами. Однією з головних проблем є забезпечення ідеальної площинності поверхні: найменше відхилення може призвести до розриву контакту або пошкодження ізолюючого шару. Крім того, висока температура відпалу (350–400 °C) може негативно вплинути на кремнієві структури. Ще одним критичним аспектом є міжзернисті межі всередині мідних каналів — вони створюють дефекти, що перешкоджають струму та тепловідводу, а також стають точками потенційного механічного розколу.
В індустрії виділяють два основні підходи: wafer-to-wafer (W2W) та chip-to-wafer (C2W). З’єднання цілих пластин (W2W) технічно простіше і дозволяє досягти мінімального кроку контактів (до 400 нм), оскільки обладнання для літографії від початку заточене під надточне позиціонування великих заготовок. Проте з практичної точки зору ціннішим є метод C2W, що дозволяє комбінувати різнорідні чиплети — наприклад, розташовувати блоки пам'яті SRAM строго над ядрами процесора, оптимізуючи простір і вартість виробництва.
Цей перехід до вертикального мислення призвів компанію Huawei до формулювання «закону масштабування тау» ($\tau$). Якщо закон Мура фокусувався на просторовій щільності транзисторів, то закон Тау переносить акцент на часову складову — скорочення затримки поширення сигналу всередині схеми. Для завдань штучного інтелекту мінімізація латентності при передачі даних між пам'яттю та обчислювальним ядром є важливішою, ніж просте збільшення тактової частоти.
Практичним втіленням цієї концепції стала стратегія LogicFolding. Замість того щоб розводити логічні блоки по одній площині, створюючи довгі та повільні шини даних, LogicFolding передбачає «складання» логіки в кілька активних шарів. У процесорі Kirin 2026 така структура дозволила збільшити щільність транзисторів на 53% (до 238 млн одиниць на мм²) та підвищити енергоефективність на 41%, попри використання менш тонкого техпроцесу.
Вертикальна інтеграція вирішує одразу кілька фундаментальних проблем: вона радикально скорочує шлях сигналу, знижує взаємні електромагнітні наведення між сусідніми контурами та нівелює проблему розсинхронізації керуючих сигналів (clock skew), яка часто обмежує максимальну частоту сучасних процесорів.
Таким чином, гібридне з’єднання перестає бути просто допоміжним методом збірки та перетворюється на центральний елемент проєктування майбутніх обчислювальних систем. Перехід від плоского дизайну до багатошарових інтелектуальних структур дозволяє обходити обмеження літографії та відкриває шлях до створення надвисокопродуктивних систем, де фізична близькість компонентів визначає їхню ефективність.
Ціна стрімкого розвитку CXMT у сфері пам'яті
