Глобальні перегони у сфері напівпровідників стрімко наближаються до критичної позначки у 2 нанометри — рівня, де обчислювальна ефективність стає визначальним чинником лідерства в епоху штучного інтелекту. TSMC, утримуючи статус ключового світового foundary, переходить до фази агресивного масштабування своїх виробничих потужностей. Ця стратегія передбачає не просто кількісне зростання, а й системну географічну диверсифікацію активів. Поточний інвестиційний цикл фактично закладає архітектурний фундамент обчислювальної інфраструктури на наступне десятиліття.
Перехід на 2-нм техпроцес стає для TSMC стратегічним пріоритетом, попри те що наразі виторг із цього сегмента становить лише близько 3% від загального обсягу надходжень. Однак динаміка розгортання потужностей свідчить про підготовку до масштабного ривка: до середини наступного року обсяг випуску буде збільшено на 22%, що дозволить компанії обробляти від 90 до 110 тисяч кремнієвих пластин щомісяця.
Паралельно з цим триває експансія 3-нм сегмента. Хоча темпи його зростання у відсотковому співвідношенні виглядають помірковано — близько 16%, в абсолютних показниках це означає збільшення обсягу зі 180 до 210 тисяч пластин на місяць. Для розуміння масштабів прогресу варто звернутися до даних аналітиків Wedbush Securities: ще минулого півріччя показники 3-нм ліній не перевищували 150 тисяч пластин, а передові 2-нм вироби оброблялися в обсягах до 60 тисяч одиниць.
Географічна стратегія TSMC тепер виходить за межі Тайваню, перетворюючись на глобальну мережу. У найближчій перспективі випуск 3-нм чипів буде розгорнуто на трьох ключових майданчиках: на Тайвані, у Японії та в американському штаті Аризона. Примітно, що на тайванських заводах компанія застосовує метод оптимізації, переобладнаючи частину ліній, які раніше спеціалізувалися на 5-нм компонентах. Фінансовий масштаб цих трансформацій вражає: капітальні витрати компанії цього року сягнуть від 60 до 64 млрд доларів, причому переважна частина цих коштів — від 70% до 80% — спрямовується саме на розвиток передових техпроцесів.
Однак виготовлення самого кристала — лише половина завдання. Критичним вузьким місцем сучасної індустрії стало пакування та тестування, особливо за використання технології CoWoS (Chip-on-Wafer-on-Substrate), яка дозволяє об'єднувати кілька кристалів в один високопродуктивний модуль. TSMC активно розширює потужності в цьому напрямку, фокусуючись на майданчику AP7 на Тайвані та створюючи аналогічне підприємство в Аризоні. Останнє має принципове значення для логістики: локалізація пакування в США усуне потребу пересилати напівфабрикати на Тайвань і назад, що суттєво скоротить виробничий цикл.
Прогнози розвитку CoWoS демонструють амбітний вектор: якщо до кінця поточного року потужність пакування досягне еквівалента 130 тисяч пластин на місяць, то до 2028 року цей показник має подвоїтися до 260 тисяч.
На цьому тлі конкуренція з боку Intel набуває конкретних обрисів. Своєю технологією EMIB-T компанія Intel намагається зайняти нішу високотехнологічного пакування, плануючи збільшити обсяги з нинішніх 20 до 45 тисяч пластин на місяць до 2028 року. Попри значний розрив у масштабах порівняно з TSMC, такі можливості можуть стати привабливими для великих гравців, як-от Google, Amazon та MediaTek, які прагнуть диверсифікувати свої ланцюги постачання та зменшити залежність від одного постачальника.
ШІ-агенти трансформують розробку напівпровідників
